概要
- RISC-VはAIチップの「Linuxモーメント」です：オープンソース命令セットがARM/x86独占を打破し、2026年のAI推論チップシェアは15%を突破
- RISC-Vベクトル拡張(RVV 1.0)はAI推論のコアです：可変長ベクトル命令で1命令あたり最大2048ビットのデータを処理
- オープンソースツールチェーン(GCC/LLVM)はRVV 1.0を成熟してサポートし、モデル移行コストが大幅に削減
- 国産RISC-V AIチップ：StarFive JH8110、VeriSilicon NPU、T-Head曳影1520の三極鼎立
- 本記事では、RVVプログラミングからRISC-V AI推論デプロイまでの完全なソリューションを提供します
目次
RISC-V：AIチップのLinuxモーメント
AIチップにRISC-Vが必要な理由
| 次元 |
ARM |
x86 |
RISC-V |
| 命令セット |
クローズド(ライセンス費用) |
クローズド(Intel/AMD) |
オープンソース(無料) |
| カスタマイズ自由度 |
低い(ライセンス必要) |
極めて低い |
高い(自由に拡張可能) |
| AI拡張 |
SVE/SVE2 |
AVX-512/VNNI |
RVV 1.0(カスタマイズ可能) |
| ライセンスコスト |
$5M-50M/年 |
N/A |
$0 |
| エコシステム成熟度 |
⭐⭐⭐⭐⭐ |
⭐⭐⭐⭐⭐ |
⭐⭐⭐ |
| 国産代替 |
⚠️ 制限あり |
❌ 制限あり |
✅ 自主制御可能 |
RISC-V AIチップ市場規模
| 年 |
市場規模 |
AI推論シェア |
代表製品 |
| 2024 |
$32億 |
8% |
StarFive JH7110 |
| 2025 |
$58億 |
12% |
T-Head曳影1520 |
| 2026 |
$95億 |
15% |
VeriSilicon VIP9400 |
| 2028(予測) |
$200億+ |
25%+ |
複数ベンダー |
参考：RISC-V International
RVV 1.0ベクトル拡張：AI推論のエンジン
RVV 1.0コア機能
| 機能 |
説明 |
AI推論における価値 |
| 可変ベクトル長(VLEN) |
128-2048ビット設定可能 |
異なる計算要件に柔軟に対応 |
| 可変要素幅(SEW) |
8/16/32/64ビット |
INT8/FP16/FP32混合精度をサポート |
| マスク操作 |
条件付き実行 |
不規則なデータの柔軟な処理 |
| ベクトルリダクション |
合計/最大/最小 |
行列乗算のコア操作 |
| 順列命令 |
ベクトル再配置 |
データ前処理 |
RVVベクトルプログラミング例
#include <riscv_vector.h>
void vector_add(float *dst, const float *src1, const float *src2, size_t n) {
size_t vl;
size_t i = 0;
while (i < n) {
vl = vsetvl_e32m1(n - i);
vfloat32m1_t v1 = vle32_v_f32m1(src1 + i, vl);
vfloat32m1_t v2 = vle32_v_f32m1(src2 + i, vl);
vfloat32m1_t v3 = vfadd_vv_f32m1(v1, v2, vl);
vse32_v_f32m1(dst + i, v3, vl);
i += vl;
}
}
void matrix_vector_mul(float *dst, const float *matrix, const float *vec,
size_t rows, size_t cols) {
for (size_t i = 0; i < rows; i++) {
size_t vl;
size_t j = 0;
vfloat32m1_t sum = vfmv_v_f_f32m1(0.0f, 1);
while (j < cols) {
vl = vsetvl_e32m1(cols - j);
vfloat32m1_t m_row = vle32_v_f32m1(matrix + i * cols + j, vl);
vfloat32m1_t v_col = vle32_v_f32m1(vec + j, vl);
sum = vfmacc_vv_f32m1(sum, m_row, v_col, vl);
j += vl;
}
dst[i] = vfmv_f_s_f32m1_f32(sum);
}
}
RVV vs ARM SVE vs x86 AVX-512
| 次元 |
RVV 1.0 |
ARM SVE2 |
x86 AVX-512 |
| ベクトル長 |
可変(128-2048ビット) |
可変(128-2048ビット) |
固定512ビット |
| 要素幅 |
8/16/32/64ビット |
8/16/32/64ビット |
8/16/32/64ビット |
| マスク |
✅ |
✅ |
✅ |
| リダクション |
✅ |
✅ |
✅ |
| カスタム拡張 |
✅ 自由 |
❌ ARM承認必要 |
❌ Intel必要 |
| INT8行列乗算 |
✅(カスタム) |
✅(外積) |
✅(VNNI) |
オープンソースツールチェーンとモデル移行
RISC-V AIツールチェーン
┌──────────────────────────────────────────────────────────────┐
│ RISC-V AI推論ツールチェーン │
│ │
│ ┌──────────────────────────────────────────────────────┐ │
│ │ モデル層 │ │
│ │ PyTorch/ONNX/TFLite → ONNX/FlatBufferエクスポート │ │
│ └────────────────────────┬─────────────────────────────┘ │
│ │ │
│ ┌────────────────────────▼─────────────────────────────┐ │
│ │ コンパイラ層 │ │
│ │ TVM/MLIR-LLVM → RISC-V RVVコード生成 │ │
│ │ Apache TVM(推奨) / MLIR-Affine / LLVM直接コンパイル │ │
│ └────────────────────────┬─────────────────────────────┘ │
│ │ │
│ ┌────────────────────────▼─────────────────────────────┐ │
│ │ ランタイム層 │ │
│ │ ONNX Runtime(RISC-Vバックエンド) / TFLite Runtime │ │
│ └────────────────────────┬─────────────────────────────┘ │
│ │ │
│ ┌────────────────────────▼─────────────────────────────┐ │
│ │ ハードウェア層 │ │
│ │ RISC-V CPU + RVV 1.0 + カスタムNPUコプロセッサ │ │
│ └──────────────────────────────────────────────────────┘ │
└──────────────────────────────────────────────────────────────┘
TVMでONNXモデルをRISC-Vにコンパイル
import tvm
from tvm import relay
import onnx
model = onnx.load("qwen1.5-0.5b-int8.onnx")
mod, params = relay.frontend.from_onnx(model)
target = tvm.target.Target("llvm -mtriple=riscv64-unknown-linux-gnu -mattr=+v")
with tvm.transform.PassContext(opt_level=3):
lib = tvm.relay.build(mod, target=target, params=params)
lib.export_library("qwen_rvv.tar")
国産RISC-V AIチップ比較
| チップ |
ベンダー |
コアアーキテクチャ |
AI演算力 |
メモリ |
消費電力 |
ユースケース |
| JH8110 |
StarFive |
4×U74+1×S7 |
2 TOPS |
8GB |
5W |
エッジゲートウェイ |
| 曳影1520 |
T-Head |
8×C920+4×NPU |
4 TOPS |
16GB |
10W |
エッジ推論 |
| VIP9400 |
VeriSilicon |
4×RV64+VIP-NNA |
8 TOPS |
16GB |
15W |
監視/産業 |
| SG2042 |
Sophgo |
64×C920 |
16 TOPS |
128GB |
200W |
サーバー |
RISC-V AI推論パフォーマンス
| モデル |
チップ |
量子化 |
レイテンシ |
スループット |
消費電力 |
| Qwen2.5-0.5B |
JH8110 |
INT8 |
350ms |
3 tok/s |
4W |
| Qwen2.5-0.5B |
曳影1520 |
INT8 |
180ms |
6 tok/s |
8W |
| Qwen2.5-1.8B |
曳影1520 |
INT4 |
250ms |
5 tok/s |
9W |
| ResNet-50 |
VIP9400 |
INT8 |
12ms |
80fps |
12W |
RISC-V AI推論デプロイ実践
クロスコンパイルとデプロイ
FROM riscv64/ubuntu:22.04
RUN apt-get update && apt-get install -y \
python3 python3-pip \
libopenblas-dev \
&& rm -rf /var/lib/apt/lists/*
RUN pip3 install --no-cache-dir \
onnxruntime==1.18.0 \
numpy
COPY qwen_rvv.tar /app/
COPY inference.py /app/
WORKDIR /app
CMD ["python3", "inference.py"]
RISC-V推論スクリプト
import numpy as np
import onnxruntime as ort
class RiscVInferencer:
def __init__(self, model_path: str):
sess_options = ort.SessionOptions()
sess_options.intra_op_num_threads = 4
sess_options.inter_op_num_threads = 1
self.session = ort.InferenceSession(
model_path,
sess_options=sess_options,
providers=["CPUExecutionProvider"],
)
self.input_name = self.session.get_inputs()[0].name
self.output_names = [o.name for o in self.session.get_outputs()]
def infer(self, input_ids: np.ndarray) -> np.ndarray:
outputs = self.session.run(self.output_names, {self.input_name: input_ids})
return outputs[0]
まとめと関連記事
RISC-VはAIチップの「Linuxモーメント」です。オープンソース命令セットがARM/x86独占を打破し、国産チップに自主制御の歴史的な機会をもたらしています。RVV 1.0ベクトル拡張はAI推論のコアエンジンであり、オープンソースツールチェーンはTVMコンパイルデプロイをサポートしています。
開発の要点まとめ：
- RISC-Vはオープンソースで無料、ライセンスコスト$0 vs ARM $5M-50M/年
- RVV 1.0可変ベクトル長はAI推論の柔軟性を保証します
- TVMはRISC-V AIモデルコンパイルの推奨ツールです
- 国産チップ：StarFive(エッジゲートウェイ)、T-Head(エッジ推論)、VeriSilicon(監視/産業)
- RISC-V AI推論パフォーマンスはエッジシナリオの要件を満たしています
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